Intel laat de details zien van zijn vierde generatie Xeon Scalable-chip: Saphire Rapids. Een selectie van die geplande line-up krijgt HBM-geheugen verdeeld over de CPU-chiplets.
Intel toont hoe de vierde generatie van zijn Xeon Scalable-chips er zal uitzien. Toch voor een stuk. Deel deel van de Sapphire Rapids line-up krijgt CPU-kernen gecombineerd met HBM op de chip en is compatibel met DDR5-geheugen. De chips zullen zowel met als zonder die DDR5 DRAM werken met dank aan de HBM-integratie.
De chip die Intel toont, combineert vier CPU-chiplets met telkens twee HBM-geheugenstacks, goed voor acht stacks op de totale die. Iedere stack gebruikt een 2048 bit-geheugenbus. Welk HBM-geheugen Intel precies wil omarmen, is onduidelijk. Sky Hynix produceert momenteel de snelste variant van HBM2E met tot 3,6 GT/s maar het is niet gezegd dat Intel daarmee in zee gaat. De chip krijgt tot 128 GB aan geheugen mee maar dat is dus uitbreidbaar met klassieke DDR5-modules.
Gesoldeerd op het moederbord
Intel zal de Sapphire Rapids-chips met HBM in de grote BGA-vormfactor op de markt brengen. Dat is niet verwonderlijk aangezien de klassieke LGA-socket onvoldoende ruimte biedt voor de totale stack met CPU-chiplets en HBM. De chips in kwestie worden met andere woorden rechtstreeks op het moederbord gesoldeerd.
Sapphire Rapids met HBM zal de nodige hitte produceren en is gericht op een relatief nichepubliek. De processor lijkt in hoofdzaak geschikt voor integratie in HPC-systemen zoals supercomputers.
Ideaal voor accelerators
De processor krijgt daarvoor nog enkele handige trucjes mee. Zo ondersteunt de chip PCIe 5 met het CXL 1.1-protocol op maat van accelerators. Een hybride geheugensubsysteem moet het dubbele gebruik van HBM en DDR5 coördineren. Hoe het finale product er zal uitzien, weten we nog niet. De meest high end-chips in de Sapphire Rapids-line-up zullen aanzienlijk meer dan vier rekenkernen hebben. Volgens de geruchten mikt Intel op 50 tot zelfs 80 kernen.